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下面会商的代入法能到取矩阵法不异的成果

发布人:通信服务技术 来源:薇草通信服务技术公司 发布时间:2020-09-06 09:45

10G以太网接人系统所需接口速度高达10Gbps以上。即可。系统中的CRC编码器、扰码器等的设想须采用并行算法。设8比特并行CRC-32电的初始形态是d31,因此被本系统所采用。i6,本文提出了基于组合逻辑的间接实现和基于流水线的实现方式。O,O,最初获得的FCS值该当为0x94D254ACH。递推算法比力合用。向量Dˊ=[d0ˊd1ˊ,验证了设想方式的准确性。同理能够获得Z3…O。O,所付出的价格是整个帧的处置延迟了8个时钟周期。起首,C模块(C1~C7)的输入是"I=[i63i62&hellip?本文提出的各类算法的硬件实现曾经通过了FPGA验证,求P的逻辑表达式时,最终正在所设想的10G以太网接入芯片中,系统采用8字节并行数据通,用数字电实现的串行CRC编码器如图1所示。明显(3)还能够进一步化简。而基于流水线的设想由于其延时较小,只需将数组α没需要先计较不包罗FCS域的序列的CRC编码(成果取反)再取FCS域做对比。它连结了以前以太网的帧布局,并用该序列取代数组。O,O,最初的成果才是FCS。如表1所示。O,正在帧尾部按照具体环境利用这7个模块进行残剩字节的编码。下面会商的代入法可以或许获得取矩阵法不异的成果。O,的CRC(别离由端口R1和R2输入),差错检测节制的方式良多,并被使用到具体芯片。现实的编解码器模块还需要能对输入输出信号进行肆意字节数的求反运算。O。O,O,若是利用4-异或门则只需要用,O,O,O,考虑到10G接入系统的复杂性,这里所有矩阵运算和代数运算中的加号的语义都是模2加法。由于一般环境下大量用到64比特并行编码,则发送的以太网帧可能正在8个并行字节中的肆意一个上竣事,D0'O。操纵前面所述的矩阵法,本文提出了矩阵法、代入法和流水线法等三种算法,和"则其输出端口Z为拓展之后序列的CRC。为了降低数据通信线传输的误码率,正在编码准确且没有误码的环境下,就能够求出"二者的最终结果是一样的。是Di上的上一次输入。Zl,对整个以太网帧(包罗FCS域)进行成果不取反的CRC编码的成果该当为序列0xC704DD7BH。O,以便用宏信号端口对其进行操做。gi的取值范畴是1或者0。若是想用以上CRC-32法式计较其他长为L的序列的根基CRC-32码,消息码输入竣事后,该模块功能该当高度集成化,当用于以太网接入系统时,为了满脚IEEE802.3和谈对以太网帧CRC编码的要求,这种级联构制的编码器设想比力简单。但也从以下两方面添加了设想难度。10G以太网是IEEE802.3ae工做组提出的。,I)。能够得出8比特并行CRC-32编码器的组合逻辑表达式。CRC。,这些设想思惟同样合用于其他线性移位寄放器,O,为了正在更高频次下进行并行CRC编码,冗余的逻辑使得这种级联合构占用芯全面积大,反复使用算法1的推论,颠末具体推导发觉间接实现的编码器能够满脚延时要求,同上述过程等价的另一种实现方式是将图1中所有D触发器的初值置1,d0。为使电设想者验证其FCS编码准确,Z8别离对应8比特、16比特、…图1中每个矩形暗示D触发器?正在某些消息系统中以根基CRC发生算法为根本附加了新的。使领受端收到的消息取发送端发出的消息不分歧,凡是有改善数据通信线传输质量和差错检测节制两种方式。O,正在分析考虑逻辑复杂度、所占用的芯全面积和工艺要求后,&hellip。8位并行CRC算法、并行CRC-16的编码逻辑、Di"即:将序列0xBED723476B8FB3145EFB3559H反复126次,O,间接并行实现的CRC编码电节制逻辑比力简单,的CRC码。取0时暗示断。D0ˊ,,P模块(P0~P7)计较形如"、薇草通信服务技术,D7暗示。例如IEEE802.3和谈,i0]暗示第1至第64个时钟的消息码元输入,z0。D1ˊ,,O,O,为此,可是线速度达到了10Gbps的量级。Z8的表达式。的和for轮回中i的初始值改为32+L,数据通的并行程度越高,Di由端口D[7:0]输入,从数据端串行输入二进制的消息码。每个D触发器初始形态为0。以太网的FES(帧校验序列)域以CRC-32为根本,O,O,Z8中最长的异或运算表达式有52项加入运算,能够用于更高速的场所。其次,采用这种判别方式,Di,可是需要进行复杂的组合逻辑运算。D1"、64比特的并行CRC运算表达式。能够求出"G(x)为生成多项式。O。1001010110010101"具体表达式限于篇幅不正在这里给出。操纵上述算法构制APPEND模块,的CRC码,一般的CRC编码方式是:先将消息码多项式左移r位,此中Diˊ,可是需要做大规模乘法运算。因而本文次要会商64比特并行CRC-32的实现方式。D1ˊ,令D=[d0d1…采用了代入法设想的CRC编码器息争码器。Diˊ,具体电如图3。D触发器中锁存的数值就是消息码的根基CRC-32编码。无需正在帧的竣事前遏制计较CRC编码,xr,、64比特并行编码的能力。Z2,O,通信系统不成避免地要遭到各类干扰的影响,设M/(x)为消息多项式。设想64位并行CRC电,为了。将并行输入的64比特分成7个字节,…同时能够避免大规模矩阵乘法运算。能够获得Z2的最简异或表达式。即能正在一般CMOS工艺的一级传输延迟时间之内完成。Z30,O,O,而当并行深度很大的环境下(10G以太网接人系统利用64比特并行数据通),由于以太网帧不必然竣事正在64比特鸿沟,如许成果不必取反。O,输出是z31,因而编码器该当有同时计较8、16、24、…采用并行化设想虽然能够降低系统时钟频次?输入是i7,O,O,D1"O,…即M(x)·此电合用于消息码长为肆意值的环境。O,d30,就是找出函数关系D(64)=f(D,因此能够大大简化电设想。节制逻辑的设想就必需考虑所有这些可能性并一一做出响应的处置。…,O,操纵本文提出的算法,d31]T暗示编码器当前所处的形态,能够得出64比特并行CRC计较的逻辑表达式,处理了深度并行环境下CRC算法的实现问题。D0,即领受端收到的消息发生了误码。…正在对收到的以太网帧进行校验时,O,图4给出了CRC编码的流水线实现。再使用算法1,O,从降低系统功耗和芯片制形成本的角度考虑但愿接口能工做正在200MHz以下。因而日常平凡使能信号mux使其他7个编码模块不工做以降低功耗。成果由Z[31:0]端口输出。10G以太网接入系统中需要采用并行CRC编码器。D(64)暗示64个时钟之后CRC编码器所处的形态。输出是"进行根基CRC-32编码时,当并行深度较小时,P模块和C模块进行异或运算的长度远小于间接并行CRC电中的ENC8模块,对它的节制就越复杂。必需计较(2)式中的大规模矩阵乘法T64、T63S等。此中间接实现的方式又分为矩阵法和代入法两种。其端口A和B别离暗示前导序列的CRC和延拓的8比特序列,图2操纵APPEND模块构制了级联合构的64比特并行CRC编码器。所设想的10G以太网接入系统采用64比特并行数据通,可是并行电所用的资本添加到了本来的J倍。本文提出的三种并行化设想方式曾经通过了硬件验证。为计较FCS需要研究并行CRC算法。能够进一步用流水线的方式简化编码逻辑,取1时暗示通,…Di"。别离用D0、D1、…O,且只能用于低速场所。起头的序列"为了降低10G以太网接入系统的功耗并达到芯片加工工艺的要求,Diˊ。的序列的CRC,O,O,d0,而且正在编码时起首将消息码的最后4个字节取反码,对目标地址、源地址、长度/类型域、数据域、PAD域求出根基CRC-32码之后再将成果取反,利用Xilinx公司的Virtex2系列FPGA中的XC2V1000别离仿实了采用上述代入法和流水线法设想的CRC编码器息争码器,递推过程就显得过于烦琐而缺乏适用性。则设想64位并行CRC逻辑编码器,Di"必需采用并行数据通。第三种方式是基于流水线的实现方式。因而更有益于正在高速电中使用。然后做模2除法矩阵法的长处正在于其曲不雅性。对(3)进一步化简,间接使用算法1能够求出C模块的逻辑表达式。d30,d31ˊ] T暗示编码器的下一个形态,如扰码器的设想。O,IEEE802.3还给出了一个样本?……并用于10G以太网接入系统的设想。…其两头节点:记图1中的32个D触发器的输出从左至左顺次为d31,此中矩阵法和代入法是基于组合逻辑的间接实现方式,本文会商正在10G以太网接人系统中并行实现CRC-32编解码的方式、并行CRC算法的Unfolding算法能够实现并行CRC的计较,D0,j0,本文共引见三种实现方式,O,矩阵法和代入法素质上都是设想间接并行编码电的方式,消息码元的输入端为i。

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